ユニバーサルモデルQCPUで停電保持可能

停電保持設定が可能なデバイスは以下となります。・ラッチリレー(L)・リンクリレー(B)・アナンシェータ(F)・エッジリレー(V)・タイマ(T)・積算タイマ(ST)・カウンタ(C)・データレジスタ(D)・リンクレジスタ(W)PCファイル設定で

QCPUの形名のUについて

形名にUの付くCPUは、ユニバーサルモデルQCPUになります。ハイパフォーマンスモデルQCPUやベーシックモデルQCPUと比較し、性能が大幅に向上しています。また、USBポートを標準搭載してプログラミングツールを簡単に接続できます。

GX Works2のFL-net設定につ

インテリジェント機能ユニットのデータ操作を使用することで、FL-netインタフェースユニットのパラメータを設定できます。インテリジェント機能ユニットのデータ操作の詳細、操作手順については以下マニュアルをご参照願います。 GX Work

Ethernetポート内蔵QCPUのSD

特殊レジスタ：SD1284（オープン要求信号）のビット0～Fが、コネクションNo.1～16に対応しています。オープン要求中に、該当ビットがONします。

QJ71E71の固定バッファ交信無手順で

1デバイスに2バイトずつ格納されます。受信データ格納デバイスの先頭デバイス＋1以降に、下位バイト→上位バイトの順で、若番から老番に格納されます。

二重化システムのバッテリ容量低下アラーム

バッテリ低下を特殊リレーSM52で検出することで、アラームを発生させることができます。 SM52を監視し、制御系CPUのSM52がONとなった時にアラームを発生させるプログラムを作成してください。

高速データロガーユニットのデータ収集の時

高速データロガーユニットの時刻となります。シーケンサCPUと時刻を合わせるタイミングは24時間に1回となります。また、以下のタイミングでもシーケンサCPUの時刻を同期します。・シーケンサシステムの電源投入時・シーケンサCPUのリセッ

QCPUリセット時のQJ71C24Nのエ

ユニット自体にエラー履歴のラッチ機能はありませんので、QCPUのリセット／電源断でエラー履歴は削除されます。

二重化システムとGOTの接続形態の制限

接続の可否を以下の表に示します。表中の赤枠線で囲んだ接続形態については、系切替え発生時にGOTが制御系CPUをモニタするため(系切替えに追従するため)に、GT Designer2にて“Q二重化設定”を実施する必要があります。

Ｑシリーズの増設ベース段数設定ピン番号と

増設段数は、基本ベースユニットに接続した増設ベースユニットから接続順に設定してください。

よくあるご質問
(FAQ)

Q: QCPUの形名のUについて

形名にUの付くCPUは、ユニバーサルモデルQCPUになります。 ハイパフォーマンスモデルQCPUやベーシックモデルQCPUと比較し、性能が大幅に向上しています。 また、USBポートを標準搭載してプログラミングツールを簡単に接続できます。

Q: 高速データロガーユニットのデータ収集の時

高速データロガーユニットの時刻となります。 シーケンサCPUと時刻を合わせるタイミングは24時間に1回となります。 また、以下のタイミングでもシーケンサCPUの時刻を同期します。 ・シーケンサシステムの電源投入時 ・シーケンサCPUのリセッ

Q: 二重化システムとGOTの接続形態の制限

接続の可否を以下の表に示します。 表中の赤枠線で囲んだ接続形態については、系切替え発生時にGOTが制御系CPUをモニタするため(系切替えに追従するため)に、GT Designer2にて“Q二重化設定”を実施する必要があります。

よくあるご質問(FAQ)製品について

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よくあるご質問(FAQ)

MELSEC-Qシリーズ

『 MELSEC-Qシリーズ』内のFAQ

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ユニバーサルモデルQCPUで停電保持可能なデバイスについて

停電保持設定が可能なデバイスは以下となります。・ラッチリレー(L)・リンクリレー(B)・アナンシェータ(F)・エッジリレー(V)・タイマ(T)・積算タイマ(ST)・カウンタ(C)・データレジスタ(D)・リンクレジスタ(W)PCファイル設定でファイルレジスタを設定した場合、以下についても停電保持設定ができます。・フ... 詳細表示
- FAQ番号：14760
- 公開日時：2012/03/28 21:15
- カテゴリー：シーケンサCPU
QCPUの形名のUについて

形名にUの付くCPUは、ユニバーサルモデルQCPUになります。ハイパフォーマンスモデルQCPUやベーシックモデルQCPUと比較し、性能が大幅に向上しています。また、USBポートを標準搭載してプログラミングツールを簡単に接続できます。詳細表示
- FAQ番号：14730
- 公開日時：2012/03/28 21:15
- カテゴリー：シーケンサCPU
GX Works2のFL-net設定について

インテリジェント機能ユニットのデータ操作を使用することで、FL-netインタフェースユニットのパラメータを設定できます。インテリジェント機能ユニットのデータ操作の詳細、操作手順については以下マニュアルをご参照願います。 GX Works2 Version 1 オペレーティングマニュアル（インテリジェント機能... 詳細表示
- FAQ番号：13802
- 公開日時：2012/03/28 21:15
- カテゴリー： FL-net(OPCN-2)
Ethernetポート内蔵QCPUのSD1284について

特殊レジスタ：SD1284（オープン要求信号）のビット0～Fが、コネクションNo.1～16に対応しています。オープン要求中に、該当ビットがONします。詳細表示
- FAQ番号：17193
- 公開日時：2013/03/04 15:10
- カテゴリー：シーケンサCPU
QJ71E71の固定バッファ交信無手順で受信データの格納について

1デバイスに2バイトずつ格納されます。受信データ格納デバイスの先頭デバイス＋1以降に、下位バイト→上位バイトの順で、若番から老番に格納されます。詳細表示
- FAQ番号：17128
- 公開日時：2013/03/04 14:33
- カテゴリー： Ethernet
二重化システムのバッテリ容量低下アラーム検出

バッテリ低下を特殊リレーSM52で検出することで、アラームを発生させることができます。 SM52を監視し、制御系CPUのSM52がONとなった時にアラームを発生させるプログラムを作成してください。詳細表示
- FAQ番号：16089
- 公開日時：2012/08/23 08:46
- カテゴリー：二重化CPU
高速データロガーユニットのデータ収集の時刻について

高速データロガーユニットの時刻となります。シーケンサCPUと時刻を合わせるタイミングは24時間に1回となります。また、以下のタイミングでもシーケンサCPUの時刻を同期します。・シーケンサシステムの電源投入時・シーケンサCPUのリセット時・オートロギング機能の開始時・設定の更新時・YB(シーケンサCP... 詳細表示
- FAQ番号：14048
- 公開日時：2012/03/28 21:15
- カテゴリー：高速データロガー
QCPUリセット時のQJ71C24Nのエラー履歴について

ユニット自体にエラー履歴のラッチ機能はありませんので、QCPUのリセット／電源断でエラー履歴は削除されます。詳細表示
- FAQ番号：16805
- 公開日時：2013/01/08 19:52
- カテゴリー：シリアルコミュニケーション
二重化システムとGOTの接続形態の制限

接続の可否を以下の表に示します。表中の赤枠線で囲んだ接続形態については、系切替え発生時にGOTが制御系CPUをモニタするため(系切替えに追従するため)に、GT　Designer2にて“Q二重化設定”を実施する必要があります。詳細表示
- FAQ番号：16094
- 公開日時：2012/08/23 08:46
- カテゴリー：二重化CPU
Ｑシリーズの増設ベース段数設定ピン番号と増設ケーブルの接続順について

増設段数は、基本ベースユニットに接続した増設ベースユニットから接続順に設定してください。詳細表示
- FAQ番号：14758
- 公開日時：2012/03/28 21:15
- カテゴリー：ベース