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よくあるご質問
(FAQ)

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よくあるご質問(FAQ)製品について
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製品について

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シーケンサ MELSEC

『 シーケンサ MELSEC 』 内のFAQ

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  • ユニバーサルモデルQCPUのEthernet内蔵ポートとEthernetインタフェースユニットの違いについて

    主な相違点は下記となります。・接続CPU検索機能　Ethernetポート内蔵QCPU：使用可　Ethernetユニット　　　　　　：使用不可・MCプロトコル対応フレーム　Ethernetポート内蔵QCPU：QnA互換3Eフレーム、A互換1Eフレーム　Ethernetユニット　　　　　　：QnA互換3Eフレーム、A... 詳細表示

  • シーケンサの電源ランプの消灯

    「24+」（サービス電源）端子の配線を外して正常復帰するかどうか 確認してください。正常復帰するばあいは負荷の短絡や過大な 負荷電流によって、サービス電源の容量を超過し保護機能が 動作している可能性があります。 復帰しないばあいは、三菱電機システムサービスへ調査をご依頼ください。 詳細表示

  • QnUDVCPUでMELSECNET/Hユニット使用時の制約について

    使用条件により一部制約があります。下記１．～４．のすべての条件を満たす場合は、シリアルNo.の上5桁が“10042”以降のMELSECNET/Hユニットを使用してください。１．Ethernetポート内蔵QCPUを含むマルチCPUシステムを構成する。２．Ethernetポート内蔵QCPUのEthernetポートにプ... 詳細表示

  • ネットワークパラメータのネットワークNo.、グループNo.、局番について

    ・ネットワークNo.はネットワークを複数構築する場合に、それぞれを識別するために割当てる番号です。 各ネットワークで重複して設定できません。 ・グループNo.は1ネットワーク内の各局をグループ化するために割当てる番号です。トランジェント伝送を使用する場合、同じグループの複数の局にデータを送信することが可能です... 詳細表示

    • FAQ番号：13813
    • 公開日時：2012/03/28 21:15
    • カテゴリー： Ethernet

  • 安全コントローラの各ユニットへの電源供給（メモリプラグからの給電）について

    　CPUユニット用メモリプラグ（WS0-MPL0）にある電源端子からバックプレーンバス（FLEXBUS+）経由で、CPUの右側へと連結する各ユニットへと給電しています。　ただし、安全入出力混合ユニット（WS0-XTIO）の制御出力（Q1～Q4）は、安全入出力混合ユニット自身の電源（A1,A2端子）から直接給電する... 詳細表示

    • FAQ番号：17384
    • 公開日時：2013/05/14 20:22
    • カテゴリー： オプション

  • アナログ／ディジタル変換ユニットのゲイン調整

    ＣＰＵのＲＵＮ中にゲイン調整を行ってもかまいません。 ただし原則としては，ＣＰＵをＲＵＮにする前にゲイン調整を行ってください。 特に複数チャンネルを使用中に特定チャンネルをテストモードにすると，全チャンネル が変換不可となり平均処理の値がクリアされたりＴＯ／ＦＲＯＭ命令を実行するとオフ セットやゲ... 詳細表示

  • 電源ユニットのＤＣ２４Ｖ出力が短絡した場合

    過電流制限機能が働きますから，ＣＰＵへの影響はありませんが，正常に動作しません 。不具合を取り除いてから運転してください。 過電流保護 　ＤＣ５Ｖ，ＤＣ２４Ｖ回路に仕様値以上の電流が流れますと過電流保護装置が回路を 　シャ断しシステムをストップさせます。 　電源ユニットのＬＥＤ表示は電圧... 詳細表示

  • プログラム開発手順について

    開発環境(TornadoTMまたはWind River WorkbenchTM)のインストール、C言語コントローラユニット用設定・モニタツール（SW3PVC-CCPU）によるパラメータ設定が必要になります。またデバッグ時はTornadoTMまたはWind River WorkbenchTMからEthernetで接... 詳細表示

    • FAQ番号：13561
    • 公開日時：2012/03/28 21:15
    • カテゴリー： C言語CPU

  • Qシリーズ二重化システムのハードウェア構成について

    制御系と待機系は、同じハードウェア構成にしてください。 Qシリーズ二重化CPUでは、基本ベースユニットの装着状態の両系同一性チェックを行っています。 両系同一性チェックで不一致となった場合、「UNIT LAY. DIFF.」のエラーが発生します。 詳細表示

    • FAQ番号：14159
    • 公開日時：2012/03/28 21:15
    • カテゴリー： 二重化CPU

  • ＱＤ６５ＰＤ２の制御周期について

    制御周期は、１ｍｓとなります。 ・入力信号、バッファメモリの更新タイミングは、１制御周期の範囲内でばらつきがあります。 ・シーケンスプログラムが更新した出力信号、バッファメモリを、ＱＤ６５ＰＤ２が読み出して 　処理を完了するまでに、最大２ｍｓの遅れが発生します。 詳細表示

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